Remote configuration
[想法]红外妙用
Oct
17
经常用VHDL的Generate语句，却对Verilog的generate不太熟悉。
下面是查了XST User Guide后得知的Verilog中generate的语法：
1. generate语法有generate for, genreate if和generate case三种
2. generate for语句必须有genvar关键字定义for的变量
3. for 的内容必须加begin和end
4. 必须给for语段起个名字
例子：
更详细的用法请在XST User Guide中搜索generate。
下面是查了XST User Guide后得知的Verilog中generate的语法：
1. generate语法有generate for, genreate if和generate case三种
2. generate for语句必须有genvar关键字定义for的变量
3. for 的内容必须加begin和end
4. 必须给for语段起个名字
例子：
引用
generate
genvar i;
for (i=0; i<=7; i=i+1)
begin : for_name
adder add (a[8*i+7 : 8*i], b[8*i+7 : 8*i],
ci[i], sum_for[8*i+7 : 8*i], c0_or[i+1]);
end
endgenerate
genvar i;
for (i=0; i<=7; i=i+1)
begin : for_name
adder add (a[8*i+7 : 8*i], b[8*i+7 : 8*i],
ci[i], sum_for[8*i+7 : 8*i], c0_or[i+1]);
end
endgenerate
更详细的用法请在XST User Guide中搜索generate。
circuit
2008/10/18 20:40
代码做出来是个什么？是64位加法器么？
RickySu 回复于 2008/10/19 18:56
八个串联的8位加法器。可以说是64位加法器呵呵。
ph
2008/06/12 17:04
可以综合么？
RickySu 回复于 2008/06/15 19:43
可以
kingbeful
2008/05/21 21:16
ET,google搜索"verilog语法generate" 第一篇就是你耶~~~
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