Aug
11
无论使用HDL flow还是schematic flow，只需要例化IBUFDS,OBUFDS之类的差分缓冲器，就可以使用LVDS了。
例化之后，要定位Pin位置，使用PACE，在IO Standard中选择LVDS33或者LVDS25，还能选择有DCI的版本。定端口时，注意看Datasheet中Pin名字分P/N，这P也要对应buffer中的P，N也要对应N。而且注意同一个bank只能有一个电压标准。
如果用FPGA Editor观察布局布线后的情况，就会发现，FPGA Editor中没有IBUFDS这个Component，这个Buffer是藏在IOB里的，点击到Pin的图块中，可以看到里面有一个Buffer，就起到了IBUFDS这个作用。
例化之后，要定位Pin位置，使用PACE，在IO Standard中选择LVDS33或者LVDS25，还能选择有DCI的版本。定端口时，注意看Datasheet中Pin名字分P/N，这P也要对应buffer中的P，N也要对应N。而且注意同一个bank只能有一个电压标准。
如果用FPGA Editor观察布局布线后的情况，就会发现，FPGA Editor中没有IBUFDS这个Component，这个Buffer是藏在IOB里的，点击到Pin的图块中，可以看到里面有一个Buffer，就起到了IBUFDS这个作用。
Aug
7
学习微软TechNet文章，经少许修改版本
strComputer = "."
Set objWMIService = GetObject("winmgmts:\\" & strComputer & "\root\cimv2")
Set colItems = objWMIService.ExecQuery _
("Select * from Win32_Environment Where Name = 'Xilinx'")
For Each objItem in colItems
'Please change the path to your ISE 8.1 path'
objItem.VariableValue = "C:\Xilinx81"
objItem.Put_
Next
Set colItems = objWMIService.ExecQuery _
("Select * from Win32_Environment Where Name = 'Xilinx_EDK'")
For Each objItem in colItems
'Please change the path to your EDK 8.1 path'
objItem.VariableValue = "C:\EDK81"
objItem.Put_
Next
存成.vbs文件然后运行即可
[参考资料]
http://www.microsoft.com/china/technet/community/s...
引用
strComputer = "."
Set objWMIService = GetObject("winmgmts:\\" & strComputer & "\root\cimv2")
Set colItems = objWMIService.ExecQuery _
("Select * from Win32_Environment Where Name = 'Xilinx'")
For Each objItem in colItems
'Please change the path to your ISE 8.1 path'
objItem.VariableValue = "C:\Xilinx81"
objItem.Put_
Next
Set colItems = objWMIService.ExecQuery _
("Select * from Win32_Environment Where Name = 'Xilinx_EDK'")
For Each objItem in colItems
'Please change the path to your EDK 8.1 path'
objItem.VariableValue = "C:\EDK81"
objItem.Put_
Next
存成.vbs文件然后运行即可
[参考资料]
http://www.microsoft.com/china/technet/community/s...
Jul
31
在XPower中如果可以提供描述翻转率的VCD文件，就可以得到FPGA的动态功耗
生成VCD文件有这几种方法：
1、使用ISE Project Navigator
2、在Testbench中添加属性
1、使用ISE Project Navigator
设定仿真使用Xilinx ISIM或者Modelsim或者其他仿真工具
在Testbench右键属性（Post PAR属性）--> Generate VCD打勾
使用结果：用ISIM生成正常，可是用ModelSim XE 6.0d只能出来一个VCD的头，实质内容没有出来
2、在Testbench中添加属性
Verilog:
initial begin
$dumpfile ("invchn26.vcd"); // Change filename as appropriate.
$dumpvars(1, t.uut); //t是testbench 的module name
end
VHDL:
vcd file my_design.vcd
vcd add testbench/uut/*
使用结果：Verilog正常，VHDL还没用
生成VCD文件有这几种方法：
1、使用ISE Project Navigator
2、在Testbench中添加属性
1、使用ISE Project Navigator
设定仿真使用Xilinx ISIM或者Modelsim或者其他仿真工具
在Testbench右键属性（Post PAR属性）--> Generate VCD打勾
使用结果：用ISIM生成正常，可是用ModelSim XE 6.0d只能出来一个VCD的头，实质内容没有出来
2、在Testbench中添加属性
Verilog:
initial begin
$dumpfile ("invchn26.vcd"); // Change filename as appropriate.
$dumpvars(1, t.uut); //t是testbench 的module name
end
VHDL:
vcd file my_design.vcd
vcd add testbench/uut/*
使用结果：Verilog正常，VHDL还没用
Jul
28
1、Hold Time违例可能导致数据在不到一个时钟内穿越触发器。具体例子见参考资料1，P28
2、对有关系的不同时钟域进行约束方法有二：
TIMESPEC TS_CLKA=PERIOD A_GRP 20;
TIMESPEC TS_CLKB=PERIOD B_GRP TS_CLKA*2;
Or
TIMESPEC TS_CLKA=PERIOD A_GRP 20;
TIMESPEC TS_CLKB=PERIOD B_GRP 20;
TIMESPEC TS_CLKA2B=FROM A_GRP TO B_GRP 20;
推荐第一种
3、对美关系的不同时钟域约束，其中间相连的部分需要TIG
具体参见资料P104
参考资料
1、Timing Presentation[ftp://ftp.xilinx.com/pub/documentation/misc/timing...]
2、Constraints Guide
2、对有关系的不同时钟域进行约束方法有二：
TIMESPEC TS_CLKA=PERIOD A_GRP 20;
TIMESPEC TS_CLKB=PERIOD B_GRP TS_CLKA*2;
Or
TIMESPEC TS_CLKA=PERIOD A_GRP 20;
TIMESPEC TS_CLKB=PERIOD B_GRP 20;
TIMESPEC TS_CLKA2B=FROM A_GRP TO B_GRP 20;
推荐第一种
3、对美关系的不同时钟域约束，其中间相连的部分需要TIG
具体参见资料P104
参考资料
1、Timing Presentation[ftp://ftp.xilinx.com/pub/documentation/misc/timing...]
2、Constraints Guide
Jul
18
背景：在做Blackjack Project时，做到FSM模块，由于涉及到的usersum和robotsum两个（时序的状态转换，组合的状态译码和组合的输出译码）时， usersum和robotsum形成Latch。并且map report中也显示生成门控时钟。宏观上，整个设计下载到试验板上状态机运行不正确。
