Jul
10
在Verilog中，可以使用`ifdef很方便地控制程序的结构，比如：
但是如果使用了这种结构，XST是不能自动认出工程的层次结构的，因此综合的时候有可能会报告某个文件找不到的错误。
解决方法是，手动编辑XST生成的xx.prj文件，把漏编译的文件名添加到xx.prj的头上就可以了。
引用
`ifdef FPGA_IMP
module_A_instantiate (
..
..
);
`else
module_B_instantiate (
..
..
);
`endif
module_A_instantiate (
..
..
);
`else
module_B_instantiate (
..
..
);
`endif
但是如果使用了这种结构，XST是不能自动认出工程的层次结构的，因此综合的时候有可能会报告某个文件找不到的错误。
解决方法是，手动编辑XST生成的xx.prj文件，把漏编译的文件名添加到xx.prj的头上就可以了。
