Oct
19
手上有一批设计想测试性能，一个一个点综合，布局布线很麻烦，而且占用资源，想写个script让他晚上跑。想到了XFlow，兴致勃勃地看帮助文档，做试验，结果，XFlow让我失望了。
首先是用XST，如果用-synth xst_verilog.opt，就会报错
Compiling verilog file "F:\CASE\Simon\open_source\open_aes\xflow/open_aes.prj" i
n library work
ERROR:HDLCompilers:26 - "F:\CASE\Simon\open_source\open_aes\xflow/open_aes.prj"
line 1 expecting 'EOF', found 'verilog'
Analysis of file <"F:\CASE\Simon\open_source\open_aes\xflow/open_aes.prj"> faile
d.
奇怪伐，竟然第一行expecting 'EOF'！我无语了。
Workaround:用xst_mixed.opt就可以
接下来的事情还要郁闷，用synplify_pro综合，总是找不到architecture, part等等，以至于完全不能实现了。
我还是老老实实用手点得了-_-bb
首先是用XST，如果用-synth xst_verilog.opt，就会报错
Compiling verilog file "F:\CASE\Simon\open_source\open_aes\xflow/open_aes.prj" i
n library work
ERROR:HDLCompilers:26 - "F:\CASE\Simon\open_source\open_aes\xflow/open_aes.prj"
line 1 expecting 'EOF', found 'verilog'
Analysis of file <"F:\CASE\Simon\open_source\open_aes\xflow/open_aes.prj"> faile
d.
奇怪伐，竟然第一行expecting 'EOF'！我无语了。
Workaround:用xst_mixed.opt就可以
接下来的事情还要郁闷，用synplify_pro综合，总是找不到architecture, part等等，以至于完全不能实现了。
我还是老老实实用手点得了-_-bb
