RickySu.Work

在XPower中如果可以提供描述翻转率的VCD文件，就可以得到FPGA的动态功耗

生成VCD文件有这几种方法：
1、使用ISE Project Navigator
2、在Testbench中添加属性

1、使用ISE Project Navigator
设定仿真使用Xilinx ISIM或者Modelsim或者其他仿真工具
在Testbench右键属性（Post PAR属性）--> Generate VCD打勾

使用结果：用ISIM生成正常，可是用ModelSim XE 6.0d只能出来一个VCD的头，实质内容没有出来

2、在Testbench中添加属性
Verilog:

initial begin
$dumpfile ("invchn26.vcd"); // Change filename as appropriate.
$dumpvars(1, t.uut); //t是testbench 的module name
end

VHDL:

vcd file my_design.vcd
vcd add testbench/uut/*

使用结果：Verilog正常，VHDL还没用

1、Hold Time违例可能导致数据在不到一个时钟内穿越触发器。具体例子见参考资料1，P28

2、对有关系的不同时钟域进行约束方法有二：
TIMESPEC TS_CLKA=PERIOD A_GRP 20;
TIMESPEC TS_CLKB=PERIOD B_GRP TS_CLKA*2;
Or
TIMESPEC TS_CLKA=PERIOD A_GRP 20;
TIMESPEC TS_CLKB=PERIOD B_GRP 20;
TIMESPEC TS_CLKA2B=FROM A_GRP TO B_GRP 20;
推荐第一种

3、对没关系的不同时钟域约束，其中间相连的部分需要TIG
具体参见资料P104

参考资料
1、Timing Presentation[ftp://ftp.xilinx.com/pub/documentation/misc/timingcsts6i.pdf]
2、Constraints Guide

背景：在做Blackjack Project时，做到FSM模块，由于涉及到的usersum和robotsum两个（时序的状态转换，组合的状态译码和组合的输出译码）时， usersum和robotsum形成Latch。并且map report中也显示生成门控时钟。宏观上，整个设计下载到试验板上状态机运行不正确。

Source Synchronize，源同步，指下游器件的时钟由上游器件提供。
System Synchronize，系统同步，指整个系统（板级）中所有期间都是由一个时钟器件（比如晶振）提供的。

通常源同步能比系统同步提供更高的性能，因为系统同步从晶振到每个器件走过的路经长度不同，会造成延时不等。